Prusa MINI Firmware overview
Macros
HAL RCC Aliased maintained for legacy purpose

Macros

#define RCC_StopWakeUpClock_MSI   RCC_STOP_WAKEUPCLOCK_MSI
 
#define RCC_StopWakeUpClock_HSI   RCC_STOP_WAKEUPCLOCK_HSI
 
#define HAL_RCC_CCSCallback   HAL_RCC_CSSCallback
 
#define HAL_RC48_EnableBuffer_Cmd(cmd)   (((cmd)==ENABLE) ? HAL_RCCEx_EnableHSI48_VREFINT() : HAL_RCCEx_DisableHSI48_VREFINT())
 
#define __ADC_CLK_DISABLE   __HAL_RCC_ADC_CLK_DISABLE
 
#define __ADC_CLK_ENABLE   __HAL_RCC_ADC_CLK_ENABLE
 
#define __ADC_CLK_SLEEP_DISABLE   __HAL_RCC_ADC_CLK_SLEEP_DISABLE
 
#define __ADC_CLK_SLEEP_ENABLE   __HAL_RCC_ADC_CLK_SLEEP_ENABLE
 
#define __ADC_FORCE_RESET   __HAL_RCC_ADC_FORCE_RESET
 
#define __ADC_RELEASE_RESET   __HAL_RCC_ADC_RELEASE_RESET
 
#define __ADC1_CLK_DISABLE   __HAL_RCC_ADC1_CLK_DISABLE
 
#define __ADC1_CLK_ENABLE   __HAL_RCC_ADC1_CLK_ENABLE
 
#define __ADC1_FORCE_RESET   __HAL_RCC_ADC1_FORCE_RESET
 
#define __ADC1_RELEASE_RESET   __HAL_RCC_ADC1_RELEASE_RESET
 
#define __ADC1_CLK_SLEEP_ENABLE   __HAL_RCC_ADC1_CLK_SLEEP_ENABLE
 
#define __ADC1_CLK_SLEEP_DISABLE   __HAL_RCC_ADC1_CLK_SLEEP_DISABLE
 
#define __ADC2_CLK_DISABLE   __HAL_RCC_ADC2_CLK_DISABLE
 
#define __ADC2_CLK_ENABLE   __HAL_RCC_ADC2_CLK_ENABLE
 
#define __ADC2_FORCE_RESET   __HAL_RCC_ADC2_FORCE_RESET
 
#define __ADC2_RELEASE_RESET   __HAL_RCC_ADC2_RELEASE_RESET
 
#define __ADC3_CLK_DISABLE   __HAL_RCC_ADC3_CLK_DISABLE
 
#define __ADC3_CLK_ENABLE   __HAL_RCC_ADC3_CLK_ENABLE
 
#define __ADC3_FORCE_RESET   __HAL_RCC_ADC3_FORCE_RESET
 
#define __ADC3_RELEASE_RESET   __HAL_RCC_ADC3_RELEASE_RESET
 
#define __AES_CLK_DISABLE   __HAL_RCC_AES_CLK_DISABLE
 
#define __AES_CLK_ENABLE   __HAL_RCC_AES_CLK_ENABLE
 
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#define __AES_CLK_SLEEP_ENABLE   __HAL_RCC_AES_CLK_SLEEP_ENABLE
 
#define __AES_FORCE_RESET   __HAL_RCC_AES_FORCE_RESET
 
#define __AES_RELEASE_RESET   __HAL_RCC_AES_RELEASE_RESET
 
#define __CRYP_CLK_SLEEP_ENABLE   __HAL_RCC_CRYP_CLK_SLEEP_ENABLE
 
#define __CRYP_CLK_SLEEP_DISABLE   __HAL_RCC_CRYP_CLK_SLEEP_DISABLE
 
#define __CRYP_CLK_ENABLE   __HAL_RCC_CRYP_CLK_ENABLE
 
#define __CRYP_CLK_DISABLE   __HAL_RCC_CRYP_CLK_DISABLE
 
#define __CRYP_FORCE_RESET   __HAL_RCC_CRYP_FORCE_RESET
 
#define __CRYP_RELEASE_RESET   __HAL_RCC_CRYP_RELEASE_RESET
 
#define __AFIO_CLK_DISABLE   __HAL_RCC_AFIO_CLK_DISABLE
 
#define __AFIO_CLK_ENABLE   __HAL_RCC_AFIO_CLK_ENABLE
 
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#define __AFIO_RELEASE_RESET   __HAL_RCC_AFIO_RELEASE_RESET
 
#define __AHB_FORCE_RESET   __HAL_RCC_AHB_FORCE_RESET
 
#define __AHB_RELEASE_RESET   __HAL_RCC_AHB_RELEASE_RESET
 
#define __AHB1_FORCE_RESET   __HAL_RCC_AHB1_FORCE_RESET
 
#define __AHB1_RELEASE_RESET   __HAL_RCC_AHB1_RELEASE_RESET
 
#define __AHB2_FORCE_RESET   __HAL_RCC_AHB2_FORCE_RESET
 
#define __AHB2_RELEASE_RESET   __HAL_RCC_AHB2_RELEASE_RESET
 
#define __AHB3_FORCE_RESET   __HAL_RCC_AHB3_FORCE_RESET
 
#define __AHB3_RELEASE_RESET   __HAL_RCC_AHB3_RELEASE_RESET
 
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#define __APB1_RELEASE_RESET   __HAL_RCC_APB1_RELEASE_RESET
 
#define __APB2_FORCE_RESET   __HAL_RCC_APB2_FORCE_RESET
 
#define __APB2_RELEASE_RESET   __HAL_RCC_APB2_RELEASE_RESET
 
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#define __COMP_CLK_SLEEP_ENABLE   __HAL_RCC_COMP_CLK_SLEEP_ENABLE
 
#define __COMP_CLK_SLEEP_DISABLE   __HAL_RCC_COMP_CLK_SLEEP_DISABLE
 
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#define __CEC_RELEASE_RESET   __HAL_RCC_CEC_RELEASE_RESET
 
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#define __CRC_CLK_ENABLE   __HAL_RCC_CRC_CLK_ENABLE
 
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#define __CRC_CLK_SLEEP_ENABLE   __HAL_RCC_CRC_CLK_SLEEP_ENABLE
 
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#define __DBGMCU_CLK_DISABLE   __HAL_RCC_DBGMCU_CLK_DISABLE
 
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#define __LCD_CLK_SLEEP_DISABLE   __HAL_RCC_LCD_CLK_SLEEP_DISABLE
 
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#define __LPTIM2_CLK_SLEEP_ENABLE   __HAL_RCC_LPTIM2_CLK_SLEEP_ENABLE
 
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#define __LPUART1_CLK_DISABLE   __HAL_RCC_LPUART1_CLK_DISABLE
 
#define __LPUART1_CLK_ENABLE   __HAL_RCC_LPUART1_CLK_ENABLE
 
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#define __OPAMP_CLK_DISABLE   __HAL_RCC_OPAMP_CLK_DISABLE
 
#define __OPAMP_CLK_ENABLE   __HAL_RCC_OPAMP_CLK_ENABLE
 
#define __OPAMP_CLK_SLEEP_DISABLE   __HAL_RCC_OPAMP_CLK_SLEEP_DISABLE
 
#define __OPAMP_CLK_SLEEP_ENABLE   __HAL_RCC_OPAMP_CLK_SLEEP_ENABLE
 
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#define __OTGFS_CLK_ENABLE   __HAL_RCC_OTGFS_CLK_ENABLE
 
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#define __OTGFS_CLK_SLEEP_ENABLE   __HAL_RCC_OTGFS_CLK_SLEEP_ENABLE
 
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#define __PWR_CLK_ENABLE   __HAL_RCC_PWR_CLK_ENABLE
 
#define __PWR_CLK_SLEEP_DISABLE   __HAL_RCC_PWR_CLK_SLEEP_DISABLE
 
#define __PWR_CLK_SLEEP_ENABLE   __HAL_RCC_PWR_CLK_SLEEP_ENABLE
 
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#define __PWR_RELEASE_RESET   __HAL_RCC_PWR_RELEASE_RESET
 
#define __QSPI_CLK_DISABLE   __HAL_RCC_QSPI_CLK_DISABLE
 
#define __QSPI_CLK_ENABLE   __HAL_RCC_QSPI_CLK_ENABLE
 
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#define __QSPI_CLK_SLEEP_ENABLE   __HAL_RCC_QSPI_CLK_SLEEP_ENABLE
 
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#define __QSPI_RELEASE_RESET   __HAL_RCC_QSPI_RELEASE_RESET
 
#define __RNG_CLK_DISABLE   __HAL_RCC_RNG_CLK_DISABLE
 
#define __RNG_CLK_ENABLE   __HAL_RCC_RNG_CLK_ENABLE
 
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#define __SAI1_CLK_ENABLE   __HAL_RCC_SAI1_CLK_ENABLE
 
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#define __SAI2_CLK_ENABLE   __HAL_RCC_SAI2_CLK_ENABLE
 
#define __SAI2_CLK_SLEEP_DISABLE   __HAL_RCC_SAI2_CLK_SLEEP_DISABLE
 
#define __SAI2_CLK_SLEEP_ENABLE   __HAL_RCC_SAI2_CLK_SLEEP_ENABLE
 
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#define __SDIO_CLK_DISABLE   __HAL_RCC_SDIO_CLK_DISABLE
 
#define __SDIO_CLK_ENABLE   __HAL_RCC_SDIO_CLK_ENABLE
 
#define __SDMMC_CLK_DISABLE   __HAL_RCC_SDMMC_CLK_DISABLE
 
#define __SDMMC_CLK_ENABLE   __HAL_RCC_SDMMC_CLK_ENABLE
 
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#define __SDMMC_CLK_SLEEP_ENABLE   __HAL_RCC_SDMMC_CLK_SLEEP_ENABLE
 
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#define RCC_IT_CSSLSE   RCC_IT_LSECSS
 
#define RCC_IT_CSSHSE   RCC_IT_CSS
 
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#define IS_RCC_MCOSOURCE   IS_RCC_MCO1SOURCE
 
#define __HAL_RCC_MCO_CONFIG   __HAL_RCC_MCO1_CONFIG
 
#define RCC_MCO_NODIV   RCC_MCODIV_1
 
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#define CR_PLLSAION_BB   RCC_CR_PLLSAION_BB
 
#define DCKCFGR_TIMPRE_BB   RCC_DCKCFGR_TIMPRE_BB
 
#define __HAL_RCC_CRS_ENABLE_FREQ_ERROR_COUNTER   __HAL_RCC_CRS_FREQ_ERROR_COUNTER_ENABLE
 
#define __HAL_RCC_CRS_DISABLE_FREQ_ERROR_COUNTER   __HAL_RCC_CRS_FREQ_ERROR_COUNTER_DISABLE
 
#define __HAL_RCC_CRS_ENABLE_AUTOMATIC_CALIB   __HAL_RCC_CRS_AUTOMATIC_CALIB_ENABLE
 
#define __HAL_RCC_CRS_DISABLE_AUTOMATIC_CALIB   __HAL_RCC_CRS_AUTOMATIC_CALIB_DISABLE
 
#define __HAL_RCC_CRS_CALCULATE_RELOADVALUE   __HAL_RCC_CRS_RELOADVALUE_CALCULATE
 
#define __HAL_RCC_GET_IT_SOURCE   __HAL_RCC_GET_IT
 
#define RCC_CRS_SYNCWARM   RCC_CRS_SYNCWARN
 
#define RCC_CRS_TRIMOV   RCC_CRS_TRIMOVF
 
#define RCC_PERIPHCLK_CK48   RCC_PERIPHCLK_CLK48
 
#define RCC_CK48CLKSOURCE_PLLQ   RCC_CLK48CLKSOURCE_PLLQ
 
#define RCC_CK48CLKSOURCE_PLLSAIP   RCC_CLK48CLKSOURCE_PLLSAIP
 
#define RCC_CK48CLKSOURCE_PLLI2SQ   RCC_CLK48CLKSOURCE_PLLI2SQ
 
#define IS_RCC_CK48CLKSOURCE   IS_RCC_CLK48CLKSOURCE
 
#define RCC_SDIOCLKSOURCE_CK48   RCC_SDIOCLKSOURCE_CLK48
 
#define __HAL_RCC_DFSDM_CLK_ENABLE   __HAL_RCC_DFSDM1_CLK_ENABLE
 
#define __HAL_RCC_DFSDM_CLK_DISABLE   __HAL_RCC_DFSDM1_CLK_DISABLE
 
#define __HAL_RCC_DFSDM_IS_CLK_ENABLED   __HAL_RCC_DFSDM1_IS_CLK_ENABLED
 
#define __HAL_RCC_DFSDM_IS_CLK_DISABLED   __HAL_RCC_DFSDM1_IS_CLK_DISABLED
 
#define __HAL_RCC_DFSDM_FORCE_RESET   __HAL_RCC_DFSDM1_FORCE_RESET
 
#define __HAL_RCC_DFSDM_RELEASE_RESET   __HAL_RCC_DFSDM1_RELEASE_RESET
 
#define __HAL_RCC_DFSDM_CLK_SLEEP_ENABLE   __HAL_RCC_DFSDM1_CLK_SLEEP_ENABLE
 
#define __HAL_RCC_DFSDM_CLK_SLEEP_DISABLE   __HAL_RCC_DFSDM1_CLK_SLEEP_DISABLE
 
#define __HAL_RCC_DFSDM_IS_CLK_SLEEP_ENABLED   __HAL_RCC_DFSDM1_IS_CLK_SLEEP_ENABLED
 
#define __HAL_RCC_DFSDM_IS_CLK_SLEEP_DISABLED   __HAL_RCC_DFSDM1_IS_CLK_SLEEP_DISABLED
 
#define DfsdmClockSelection   Dfsdm1ClockSelection
 
#define RCC_PERIPHCLK_DFSDM   RCC_PERIPHCLK_DFSDM1
 
#define RCC_DFSDMCLKSOURCE_PCLK   RCC_DFSDM1CLKSOURCE_PCLK2
 
#define RCC_DFSDMCLKSOURCE_SYSCLK   RCC_DFSDM1CLKSOURCE_SYSCLK
 
#define __HAL_RCC_DFSDM_CONFIG   __HAL_RCC_DFSDM1_CONFIG
 
#define __HAL_RCC_GET_DFSDM_SOURCE   __HAL_RCC_GET_DFSDM1_SOURCE
 
#define RCC_DFSDM1CLKSOURCE_PCLK   RCC_DFSDM1CLKSOURCE_PCLK2
 
#define RCC_SWPMI1CLKSOURCE_PCLK   RCC_SWPMI1CLKSOURCE_PCLK1
 
#define RCC_LPTIM1CLKSOURCE_PCLK   RCC_LPTIM1CLKSOURCE_PCLK1
 
#define RCC_LPTIM2CLKSOURCE_PCLK   RCC_LPTIM2CLKSOURCE_PCLK1
 
#define RCC_DFSDM1AUDIOCLKSOURCE_I2SAPB1   RCC_DFSDM1AUDIOCLKSOURCE_I2S1
 
#define RCC_DFSDM1AUDIOCLKSOURCE_I2SAPB2   RCC_DFSDM1AUDIOCLKSOURCE_I2S2
 
#define RCC_DFSDM2AUDIOCLKSOURCE_I2SAPB1   RCC_DFSDM2AUDIOCLKSOURCE_I2S1
 
#define RCC_DFSDM2AUDIOCLKSOURCE_I2SAPB2   RCC_DFSDM2AUDIOCLKSOURCE_I2S2
 
#define RCC_DFSDM1CLKSOURCE_APB2   RCC_DFSDM1CLKSOURCE_PCLK2
 
#define RCC_DFSDM2CLKSOURCE_APB2   RCC_DFSDM2CLKSOURCE_PCLK2
 
#define RCC_FMPI2C1CLKSOURCE_APB   RCC_FMPI2C1CLKSOURCE_PCLK1
 

Detailed Description

Macro Definition Documentation

◆ RCC_StopWakeUpClock_MSI

#define RCC_StopWakeUpClock_MSI   RCC_STOP_WAKEUPCLOCK_MSI

◆ RCC_StopWakeUpClock_HSI

#define RCC_StopWakeUpClock_HSI   RCC_STOP_WAKEUPCLOCK_HSI

◆ HAL_RCC_CCSCallback

#define HAL_RCC_CCSCallback   HAL_RCC_CSSCallback

◆ HAL_RC48_EnableBuffer_Cmd

#define HAL_RC48_EnableBuffer_Cmd (   cmd)    (((cmd)==ENABLE) ? HAL_RCCEx_EnableHSI48_VREFINT() : HAL_RCCEx_DisableHSI48_VREFINT())

◆ __ADC_CLK_DISABLE

#define __ADC_CLK_DISABLE   __HAL_RCC_ADC_CLK_DISABLE

◆ __ADC_CLK_ENABLE

#define __ADC_CLK_ENABLE   __HAL_RCC_ADC_CLK_ENABLE

◆ __ADC_CLK_SLEEP_DISABLE

#define __ADC_CLK_SLEEP_DISABLE   __HAL_RCC_ADC_CLK_SLEEP_DISABLE

◆ __ADC_CLK_SLEEP_ENABLE

#define __ADC_CLK_SLEEP_ENABLE   __HAL_RCC_ADC_CLK_SLEEP_ENABLE

◆ __ADC_FORCE_RESET

#define __ADC_FORCE_RESET   __HAL_RCC_ADC_FORCE_RESET

◆ __ADC_RELEASE_RESET

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◆ __ADC1_CLK_DISABLE

#define __ADC1_CLK_DISABLE   __HAL_RCC_ADC1_CLK_DISABLE

◆ __ADC1_CLK_ENABLE

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◆ __ADC1_FORCE_RESET

#define __ADC1_FORCE_RESET   __HAL_RCC_ADC1_FORCE_RESET

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◆ __ADC1_CLK_SLEEP_ENABLE

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◆ __ADC1_CLK_SLEEP_DISABLE

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#define __ADC2_FORCE_RESET   __HAL_RCC_ADC2_FORCE_RESET

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#define __ADC3_CLK_DISABLE   __HAL_RCC_ADC3_CLK_DISABLE

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◆ __AES_CLK_DISABLE

#define __AES_CLK_DISABLE   __HAL_RCC_AES_CLK_DISABLE

◆ __AES_CLK_ENABLE

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◆ __CRYP_CLK_SLEEP_ENABLE

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◆ __CRYP_CLK_SLEEP_DISABLE

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◆ __AHB1_RELEASE_RESET

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◆ __AHB2_FORCE_RESET

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#define __AHB3_FORCE_RESET   __HAL_RCC_AHB3_FORCE_RESET

◆ __AHB3_RELEASE_RESET

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#define __APB1_FORCE_RESET   __HAL_RCC_APB1_FORCE_RESET

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◆ __BKP_CLK_ENABLE

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◆ __BKP_FORCE_RESET

#define __BKP_FORCE_RESET   __HAL_RCC_BKP_FORCE_RESET

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◆ __CAN1_CLK_DISABLE

#define __CAN1_CLK_DISABLE   __HAL_RCC_CAN1_CLK_DISABLE

◆ __CAN1_CLK_ENABLE

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◆ __CAN1_CLK_SLEEP_DISABLE

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◆ __CAN1_CLK_SLEEP_ENABLE

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◆ __CAN1_FORCE_RESET

#define __CAN1_FORCE_RESET   __HAL_RCC_CAN1_FORCE_RESET

◆ __CAN1_RELEASE_RESET

#define __CAN1_RELEASE_RESET   __HAL_RCC_CAN1_RELEASE_RESET

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#define __CAN_CLK_DISABLE   __HAL_RCC_CAN1_CLK_DISABLE

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◆ __CAN_FORCE_RESET

#define __CAN_FORCE_RESET   __HAL_RCC_CAN1_FORCE_RESET

◆ __CAN_RELEASE_RESET

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◆ __CAN2_CLK_DISABLE

#define __CAN2_CLK_DISABLE   __HAL_RCC_CAN2_CLK_DISABLE

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◆ __CAN2_FORCE_RESET

#define __CAN2_FORCE_RESET   __HAL_RCC_CAN2_FORCE_RESET

◆ __CAN2_RELEASE_RESET

#define __CAN2_RELEASE_RESET   __HAL_RCC_CAN2_RELEASE_RESET

◆ __CEC_CLK_DISABLE

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◆ __DAC_CLK_DISABLE

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◆ __TIM4_IS_CLK_DISABLED

#define __TIM4_IS_CLK_DISABLED   __HAL_RCC_TIM4_IS_CLK_DISABLED

◆ __TIM5_IS_CLK_ENABLED

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◆ __TIM5_IS_CLK_DISABLED

#define __TIM5_IS_CLK_DISABLED   __HAL_RCC_TIM5_IS_CLK_DISABLED

◆ __TIM6_IS_CLK_ENABLED

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◆ __TIM20_IS_CLK_ENABLED

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◆ __USART1_IS_CLK_DISABLED

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◆ __USART2_IS_CLK_ENABLED

#define __USART2_IS_CLK_ENABLED   __HAL_RCC_USART2_IS_CLK_ENABLED

◆ __USART2_IS_CLK_DISABLED

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◆ __USART3_IS_CLK_ENABLED

#define __USART3_IS_CLK_ENABLED   __HAL_RCC_USART3_IS_CLK_ENABLED

◆ __USART3_IS_CLK_DISABLED

#define __USART3_IS_CLK_DISABLED   __HAL_RCC_USART3_IS_CLK_DISABLED

◆ __USB_IS_CLK_ENABLED

#define __USB_IS_CLK_ENABLED   __HAL_RCC_USB_IS_CLK_ENABLED

◆ __USB_IS_CLK_DISABLED

#define __USB_IS_CLK_DISABLED   __HAL_RCC_USB_IS_CLK_DISABLED

◆ __WWDG_IS_CLK_ENABLED

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◆ __WWDG_IS_CLK_DISABLED

#define __WWDG_IS_CLK_DISABLED   __HAL_RCC_WWDG_IS_CLK_DISABLED

◆ __HAL_RCC_I2SCLK

#define __HAL_RCC_I2SCLK   __HAL_RCC_I2S_CONFIG

◆ __HAL_RCC_I2SCLK_CONFIG

#define __HAL_RCC_I2SCLK_CONFIG   __HAL_RCC_I2S_CONFIG

◆ __RCC_PLLSRC

#define __RCC_PLLSRC   RCC_GET_PLL_OSCSOURCE

◆ IS_RCC_MSIRANGE

#define IS_RCC_MSIRANGE   IS_RCC_MSI_CLOCK_RANGE

◆ IS_RCC_RTCCLK_SOURCE

#define IS_RCC_RTCCLK_SOURCE   IS_RCC_RTCCLKSOURCE

◆ IS_RCC_SYSCLK_DIV

#define IS_RCC_SYSCLK_DIV   IS_RCC_HCLK

◆ IS_RCC_HCLK_DIV

#define IS_RCC_HCLK_DIV   IS_RCC_PCLK

◆ IS_RCC_PERIPHCLK

#define IS_RCC_PERIPHCLK   IS_RCC_PERIPHCLOCK

◆ RCC_IT_HSI14

#define RCC_IT_HSI14   RCC_IT_HSI14RDY

◆ RCC_IT_CSSLSE

#define RCC_IT_CSSLSE   RCC_IT_LSECSS

◆ RCC_IT_CSSHSE

#define RCC_IT_CSSHSE   RCC_IT_CSS

◆ RCC_PLLMUL_3

#define RCC_PLLMUL_3   RCC_PLL_MUL3

◆ RCC_PLLMUL_4

#define RCC_PLLMUL_4   RCC_PLL_MUL4

◆ RCC_PLLMUL_6

#define RCC_PLLMUL_6   RCC_PLL_MUL6

◆ RCC_PLLMUL_8

#define RCC_PLLMUL_8   RCC_PLL_MUL8

◆ RCC_PLLMUL_12

#define RCC_PLLMUL_12   RCC_PLL_MUL12

◆ RCC_PLLMUL_16

#define RCC_PLLMUL_16   RCC_PLL_MUL16

◆ RCC_PLLMUL_24

#define RCC_PLLMUL_24   RCC_PLL_MUL24

◆ RCC_PLLMUL_32

#define RCC_PLLMUL_32   RCC_PLL_MUL32

◆ RCC_PLLMUL_48

#define RCC_PLLMUL_48   RCC_PLL_MUL48

◆ RCC_PLLDIV_2

#define RCC_PLLDIV_2   RCC_PLL_DIV2

◆ RCC_PLLDIV_3

#define RCC_PLLDIV_3   RCC_PLL_DIV3

◆ RCC_PLLDIV_4

#define RCC_PLLDIV_4   RCC_PLL_DIV4

◆ IS_RCC_MCOSOURCE

#define IS_RCC_MCOSOURCE   IS_RCC_MCO1SOURCE

◆ __HAL_RCC_MCO_CONFIG

#define __HAL_RCC_MCO_CONFIG   __HAL_RCC_MCO1_CONFIG

◆ RCC_MCO_NODIV

#define RCC_MCO_NODIV   RCC_MCODIV_1

◆ RCC_MCO_DIV1

#define RCC_MCO_DIV1   RCC_MCODIV_1

◆ RCC_MCO_DIV2

#define RCC_MCO_DIV2   RCC_MCODIV_2

◆ RCC_MCO_DIV4

#define RCC_MCO_DIV4   RCC_MCODIV_4

◆ RCC_MCO_DIV8

#define RCC_MCO_DIV8   RCC_MCODIV_8

◆ RCC_MCO_DIV16

#define RCC_MCO_DIV16   RCC_MCODIV_16

◆ RCC_MCO_DIV32

#define RCC_MCO_DIV32   RCC_MCODIV_32

◆ RCC_MCO_DIV64

#define RCC_MCO_DIV64   RCC_MCODIV_64

◆ RCC_MCO_DIV128

#define RCC_MCO_DIV128   RCC_MCODIV_128

◆ RCC_MCOSOURCE_NONE

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◆ RCC_MCOSOURCE_LSI

#define RCC_MCOSOURCE_LSI   RCC_MCO1SOURCE_LSI

◆ RCC_MCOSOURCE_LSE

#define RCC_MCOSOURCE_LSE   RCC_MCO1SOURCE_LSE

◆ RCC_MCOSOURCE_SYSCLK

#define RCC_MCOSOURCE_SYSCLK   RCC_MCO1SOURCE_SYSCLK

◆ RCC_MCOSOURCE_HSI

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◆ RCC_MCOSOURCE_HSI14

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#define RCC_MCOSOURCE_HSI48   RCC_MCO1SOURCE_HSI48

◆ RCC_MCOSOURCE_HSE

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◆ RCC_MCOSOURCE_PLLCLK_DIV1

#define RCC_MCOSOURCE_PLLCLK_DIV1   RCC_MCO1SOURCE_PLLCLK

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◆ RCC_MCOSOURCE_PLLCLK_DIV2

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◆ RCC_RTCCLKSOURCE_NONE

#define RCC_RTCCLKSOURCE_NONE   RCC_RTCCLKSOURCE_NO_CLK

◆ RCC_USBCLK_PLLSAI1

#define RCC_USBCLK_PLLSAI1   RCC_USBCLKSOURCE_PLLSAI1

◆ RCC_USBCLK_PLL

#define RCC_USBCLK_PLL   RCC_USBCLKSOURCE_PLL

◆ RCC_USBCLK_MSI

#define RCC_USBCLK_MSI   RCC_USBCLKSOURCE_MSI

◆ RCC_USBCLKSOURCE_PLLCLK

#define RCC_USBCLKSOURCE_PLLCLK   RCC_USBCLKSOURCE_PLL

◆ RCC_USBPLLCLK_DIV1

#define RCC_USBPLLCLK_DIV1   RCC_USBCLKSOURCE_PLL

◆ RCC_USBPLLCLK_DIV1_5

#define RCC_USBPLLCLK_DIV1_5   RCC_USBCLKSOURCE_PLL_DIV1_5

◆ RCC_USBPLLCLK_DIV2

#define RCC_USBPLLCLK_DIV2   RCC_USBCLKSOURCE_PLL_DIV2

◆ RCC_USBPLLCLK_DIV3

#define RCC_USBPLLCLK_DIV3   RCC_USBCLKSOURCE_PLL_DIV3

◆ HSION_BitNumber

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◆ HSION_BITNUMBER

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◆ HSEON_BitNumber

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◆ HSEON_BITNUMBER

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◆ MSION_BITNUMBER

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◆ CSSON_BitNumber

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◆ CSSON_BITNUMBER

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◆ PLLON_BitNumber

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◆ PLLON_BITNUMBER

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◆ RTCEN_BITNUMBER

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◆ BDRST_BITNUMBER

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◆ RTCRST_BITNUMBER

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◆ LSION_BitNumber

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◆ LSION_BITNUMBER

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◆ LSEON_BITNUMBER

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◆ PLLSAION_BitNumber

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◆ RMVF_BitNumber

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◆ RMVF_BITNUMBER

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◆ RCC_CR2_HSI14TRIM_BitNumber

#define RCC_CR2_HSI14TRIM_BitNumber   RCC_HSI14TRIM_BIT_NUMBER

◆ CR_BYTE2_ADDRESS

#define CR_BYTE2_ADDRESS   RCC_CR_BYTE2_ADDRESS

◆ CIR_BYTE1_ADDRESS

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◆ CIR_BYTE2_ADDRESS

#define CIR_BYTE2_ADDRESS   RCC_CIR_BYTE2_ADDRESS

◆ BDCR_BYTE0_ADDRESS

#define BDCR_BYTE0_ADDRESS   RCC_BDCR_BYTE0_ADDRESS

◆ DBP_TIMEOUT_VALUE

#define DBP_TIMEOUT_VALUE   RCC_DBP_TIMEOUT_VALUE

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#define LSE_TIMEOUT_VALUE   RCC_LSE_TIMEOUT_VALUE

◆ CR_HSION_BB

#define CR_HSION_BB   RCC_CR_HSION_BB

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◆ CR_PLLON_BB

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◆ CR_MSION_BB

#define CR_MSION_BB   RCC_CR_MSION_BB

◆ CSR_LSION_BB

#define CSR_LSION_BB   RCC_CSR_LSION_BB

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#define CSR_LSEON_BB   RCC_CSR_LSEON_BB

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#define CSR_LSEBYP_BB   RCC_CSR_LSEBYP_BB

◆ CSR_RTCEN_BB

#define CSR_RTCEN_BB   RCC_CSR_RTCEN_BB

◆ CSR_RTCRST_BB

#define CSR_RTCRST_BB   RCC_CSR_RTCRST_BB

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#define CFGR_I2SSRC_BB   RCC_CFGR_I2SSRC_BB

◆ BDCR_RTCEN_BB

#define BDCR_RTCEN_BB   RCC_BDCR_RTCEN_BB

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#define BDCR_BDRST_BB   RCC_BDCR_BDRST_BB

◆ CR_HSEON_BB

#define CR_HSEON_BB   RCC_CR_HSEON_BB

◆ CSR_RMVF_BB

#define CSR_RMVF_BB   RCC_CSR_RMVF_BB

◆ CR_PLLSAION_BB

#define CR_PLLSAION_BB   RCC_CR_PLLSAION_BB

◆ DCKCFGR_TIMPRE_BB

#define DCKCFGR_TIMPRE_BB   RCC_DCKCFGR_TIMPRE_BB

◆ __HAL_RCC_CRS_ENABLE_FREQ_ERROR_COUNTER

#define __HAL_RCC_CRS_ENABLE_FREQ_ERROR_COUNTER   __HAL_RCC_CRS_FREQ_ERROR_COUNTER_ENABLE

◆ __HAL_RCC_CRS_DISABLE_FREQ_ERROR_COUNTER

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◆ __HAL_RCC_CRS_ENABLE_AUTOMATIC_CALIB

#define __HAL_RCC_CRS_ENABLE_AUTOMATIC_CALIB   __HAL_RCC_CRS_AUTOMATIC_CALIB_ENABLE

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#define __HAL_RCC_CRS_DISABLE_AUTOMATIC_CALIB   __HAL_RCC_CRS_AUTOMATIC_CALIB_DISABLE

◆ __HAL_RCC_CRS_CALCULATE_RELOADVALUE

#define __HAL_RCC_CRS_CALCULATE_RELOADVALUE   __HAL_RCC_CRS_RELOADVALUE_CALCULATE

◆ __HAL_RCC_GET_IT_SOURCE

#define __HAL_RCC_GET_IT_SOURCE   __HAL_RCC_GET_IT

◆ RCC_CRS_SYNCWARM

#define RCC_CRS_SYNCWARM   RCC_CRS_SYNCWARN

◆ RCC_CRS_TRIMOV

#define RCC_CRS_TRIMOV   RCC_CRS_TRIMOVF

◆ RCC_PERIPHCLK_CK48

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◆ __HAL_RCC_DFSDM_CLK_ENABLE

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◆ __HAL_RCC_DFSDM_IS_CLK_SLEEP_ENABLED

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◆ __HAL_RCC_DFSDM_IS_CLK_SLEEP_DISABLED

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◆ DfsdmClockSelection

#define DfsdmClockSelection   Dfsdm1ClockSelection

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#define RCC_PERIPHCLK_DFSDM   RCC_PERIPHCLK_DFSDM1

◆ RCC_DFSDMCLKSOURCE_PCLK

#define RCC_DFSDMCLKSOURCE_PCLK   RCC_DFSDM1CLKSOURCE_PCLK2

◆ RCC_DFSDMCLKSOURCE_SYSCLK

#define RCC_DFSDMCLKSOURCE_SYSCLK   RCC_DFSDM1CLKSOURCE_SYSCLK

◆ __HAL_RCC_DFSDM_CONFIG

#define __HAL_RCC_DFSDM_CONFIG   __HAL_RCC_DFSDM1_CONFIG

◆ __HAL_RCC_GET_DFSDM_SOURCE

#define __HAL_RCC_GET_DFSDM_SOURCE   __HAL_RCC_GET_DFSDM1_SOURCE

◆ RCC_DFSDM1CLKSOURCE_PCLK

#define RCC_DFSDM1CLKSOURCE_PCLK   RCC_DFSDM1CLKSOURCE_PCLK2

◆ RCC_SWPMI1CLKSOURCE_PCLK

#define RCC_SWPMI1CLKSOURCE_PCLK   RCC_SWPMI1CLKSOURCE_PCLK1

◆ RCC_LPTIM1CLKSOURCE_PCLK

#define RCC_LPTIM1CLKSOURCE_PCLK   RCC_LPTIM1CLKSOURCE_PCLK1

◆ RCC_LPTIM2CLKSOURCE_PCLK

#define RCC_LPTIM2CLKSOURCE_PCLK   RCC_LPTIM2CLKSOURCE_PCLK1

◆ RCC_DFSDM1AUDIOCLKSOURCE_I2SAPB1

#define RCC_DFSDM1AUDIOCLKSOURCE_I2SAPB1   RCC_DFSDM1AUDIOCLKSOURCE_I2S1

◆ RCC_DFSDM1AUDIOCLKSOURCE_I2SAPB2

#define RCC_DFSDM1AUDIOCLKSOURCE_I2SAPB2   RCC_DFSDM1AUDIOCLKSOURCE_I2S2

◆ RCC_DFSDM2AUDIOCLKSOURCE_I2SAPB1

#define RCC_DFSDM2AUDIOCLKSOURCE_I2SAPB1   RCC_DFSDM2AUDIOCLKSOURCE_I2S1

◆ RCC_DFSDM2AUDIOCLKSOURCE_I2SAPB2

#define RCC_DFSDM2AUDIOCLKSOURCE_I2SAPB2   RCC_DFSDM2AUDIOCLKSOURCE_I2S2

◆ RCC_DFSDM1CLKSOURCE_APB2

#define RCC_DFSDM1CLKSOURCE_APB2   RCC_DFSDM1CLKSOURCE_PCLK2

◆ RCC_DFSDM2CLKSOURCE_APB2

#define RCC_DFSDM2CLKSOURCE_APB2   RCC_DFSDM2CLKSOURCE_PCLK2

◆ RCC_FMPI2C1CLKSOURCE_APB

#define RCC_FMPI2C1CLKSOURCE_APB   RCC_FMPI2C1CLKSOURCE_PCLK1